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崗位職責(zé):
1.根據(jù)設(shè)計規(guī)范完成驗證方案的制定;
2.負責(zé)UVM驗證或FPGA驗證工作,負責(zé)模塊級或者系統(tǒng)級的仿真環(huán)境搭建;
3.負責(zé)芯片級/模塊級驗證工作,根據(jù)design spec, 完成模塊或者系統(tǒng)驗證所需要的test pattern, 與相關(guān)子系統(tǒng)設(shè)計工程師進行review;
4.指導(dǎo)完成測試平臺,測試向量以及仿真模型的設(shè)計;
5.負責(zé)各種仿真指標的分析;
6.負責(zé)完成相應(yīng)的文檔工作。
崗位要求:
1.大學(xué)本科以上學(xué)歷;
2.集成電路、微電子、電子工程等相關(guān)專業(yè);
3.掌握Verilog代碼編寫、形式驗證等,掌握UVM等驗證方法學(xué)。
4.具備verilog設(shè)計仿真及調(diào)試,具備perl,shell等腳本能力,可以獨立搭建模塊級或系統(tǒng)級驗證環(huán)境。
5.較強的專業(yè)技能的學(xué)習(xí)應(yīng)用能力、較強的執(zhí)行力。
6.良好的團隊指導(dǎo)、工作態(tài)度、溝通能力和團隊協(xié)作能力。
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